Texas Instruments TSW14J59EVM Evaluierungsmodul (EVM)
Das Evaluierungsmodul (EVM) TSW14J59EVM von Texas Instruments ist ein Pattern-Generator und eine Datenerfassungskarte der nächsten Generation, das zur Evaluierung der Leistung der aktuellen Bauteilfamilie JESD204C_B von Hochgeschwindigkeits-Analog-Digital-Wandlern (ADC) und -Digital-Analog-Wandlern (DAC) verwendet wird. Bei einem ADC kann der TSW14J59 durch die Erfassung der abgetasteten Daten über eine JESD204C_B-Schnittstelle bei Verwendung eines hochwertigen, jitterarmen Takts und einer hochwertigen Eingangsfrequenz zur Demonstration der Leistungsspezifikationen des Datenblatts verwendet werden. Mit dem IP-Core JESD201C von Texas Instruments kann das TSW14J59EVM dynamisch konfiguriert werden, um Lanes mit Geschwindigkeiten von 1 Gbit/s bis 32 Gbit/s, von 1 bis 16 Lanes, zu unterstützen. Zusammen mit der zugehörigen grafischen Benutzeroberfläche (GUI) 'High-Speed Data Converter Pro' bildet das TSW14J59EVM ein komplettes System, das Datenproben vom ADC-Evaluierungsmodul erfasst und auswertet, gewünschte Testmuster erzeugt und an DAC-Evaluierungsmodule sendet und beide Aufgaben gleichzeitig mit AFE-Evaluierungsmodulen durchführt (Transceiver-Modus).Merkmale
- Abwärtskompatibel mit JESD204B (Unterklassen: 0, 1, 2)
- Unterstützung für deterministische Latenzzeiten
- Serielle Lanes mit einer Geschwindigkeit von bis zu 32 Gbit/s
- 16 geroutete Transceiver-Kanäle
- 24 GB DDR4 SDRAM (aufgeteilt in zwei Bänke mit 3 unabhängigen 256 × 16, 4 GB SDRAMs)
- Quarter-Rate-DDR4-Controller, die einen Betrieb mit bis zu 1.200 MHz unterstützen
- 1,536 G von 16-Bit-Samples des On-Board-Speichers
- Unterstützt 1,8 V CMOS IO-Standard für FMC+-Ersatzsignale
- Universeller 200-MHz-Oszillator
- On-board Cypress USB FX3 USB 3.0 Bauteil für parallele Schnittstelle zum FPGA und Allzweck-I/O-Schnittstelle zu On-Board-Funktionen und FMC+
- Integriertes Digilent JTAG-SMT2-Programmiergerät für FPGA-JTAG-Schnittstelle zum Herunterladen von FirmWare
- Referenztaktung für Transceiver über FMC+-Port oder SMAs verfügbar
- Unterstützt von der HSDC PRO Software von TI
- FPGA-Firmware, entwickelt mit dem Vivado-Entwicklungstool von Xilinx
- JESD-RX-IP-Kern von TI mit Unterstützung für
- rekonfigurierbare USB - und JTAG-JESD-Kernparameter: L, M, K, F, HD, S und mehr
- ILA-Konfigurationsdaten sind über USB und JTAG zugänglich
- Lane Alignment und Zeichenersetzung über USB und JTAG aktiviert oder deaktivierbar
- JESD-TX-IP-Kern von TI mit Unterstützung für
- rekonfigurierbare USB - und JTAG-JESD-Kernparameter: L, M, K, F, HD, S und mehr
- ILA-Konfigurationsdaten sind über USB und JTAG zugänglich
- Dynamisch rekonfigurierbare Transceiver-Datenrate.
- Betriebsbereich der seriellen Lane von 1 bis 32 Gbit/s
- JESD-RX-IP-Kern von TI mit Unterstützung für
Blockdiagramm
Veröffentlichungsdatum: 2024-04-08
| Aktualisiert: 2024-04-16
