Texas Instruments TMS320VC5416 Digitale Festpunkt-Signalprozessoren
Die TMS320VC5416 digitalen Festpunkt-Signalprozessoren (DSPs) von Texas Instruments basieren auf einer fortschrittlichen modifizierten Harvard-Architektur mit einem Programmspeicherbus und drei Datenspeicherbussen. Dieser Prozessor bietet eine Recheneinheit (ALU) mit einer hohen Parallelverarbeitung, einer applikationsspezifischen Hardware-Logikschaltung, einem On-Chip-Speicher und zusätzlicher On-Chip-Peripherie. Die Grundlage für die operative Flexibilität und Geschwindigkeit des TMS320VC5416 von Texas Instruments ist ein hochspezialisierter Befehlssatz.
Separate Programm- und Datenräume ermöglichen den gleichzeitigen Zugriff auf Programmbefehle und Daten, wodurch eine hohe Parallelverarbeitung gewährleistet wird. Zwei Lese- und ein Schreibvorgang können in einem einzigen Zyklus durchgeführt werden. Befehle mit einem Parallelspeicher und applikationsspezifischen Befehlen können diese Architektur in vollem Umfang nutzen. Außerdem können Daten zwischen Daten- und Programmbereichen übertragen werden. Eine solche Parallelverarbeitung unterstützt einen leistungsstarken Satz von Berechnungs-, Logikschaltungs- und Bit-Manipulationsvorgänge, die alle in einem einzelnen Maschinenzyklus durchgeführt werden können. Darüber hinaus enthält das Bauelement die Steuerungsmechanismen zur Verwaltung von Unterbrechungen, wiederholten Betriebsabläufen und Funktionsaufrufen.
Merkmale
- Moderne Multibus-Architektur mit drei separaten 16-Bit-Datenspeicherbussen und einem Programmspeicherbus
- 40-Bit-Recheneinheit (ALU) mit einem 40-Bit-Barrel-Shifter und zwei unabhängigen 40-Bit-Akkumulatoren
- Parallelgeschaltete 17- ×17-Bit-Multipliziereinheit, gekoppelt mit einem dedizierten 40-Bit-Addierer für den Betrieb mit nicht-zeitverschachtelter Einzelzyklus-Multiplikation/Akkumulierung (MAC)
- Vergleichs-, Auswahl- und Speichereinheit (Compare, Select and Store Unit, CSSU) für die Auswahl des Viterbi-Betreibers
- Exponent-Encoder zur Berechnung eines Exponentenwerts eines 40-Bit-Akkumulatorwerts in einem einzigen Zyklus
- Zwei Adressgeneratoren mit zwei Hilfsregistern und zwei Hilfsregister-Recheneinheiten (Auxiliary Register Arithmetic Units, ARAUs)
- Datenbus mit einer Bus-Halterungsfunktion
- Erweiterter Adressierungsmodus für einen maximalen adressierbaren externen Programmbereich von 8M × 16 Bit
- 128K × 16-Bit-On-Chip-RAM bestehend aus
- Acht Blöcke von 8K × 16-Bit-On-Chip-Dual-Zugriff-RAM-Programm-/Daten RAM
- Acht Blöcke von 8K × 16-Bit-On-Chip-Einzelzugriff-Programm-RAM
- 16K × 16-Bit-On-Chip-ROM für den Programmspeicher konfiguriert
- Verbesserte externe Parallelschnittstelle (XIO2)
- Einzel-Wiederholungsbefehle und Block- Wiederholungen für Programmcode
- Block-Speicher-Verschiebungsbefehle für eine bessere Programm- und Datenverwaltung
- Befehle mit einem Operanden mit einem 32 Bit langen Befehlswort
- Befehle mit zwei oder drei Operanden-Lesevorgängen
- Arithmetische Befehle mit Parallelspeicherung und Parallellast
- Bedingte Speicherbefehle
- Schnelle Rückkehr aus Unterbrechungen
- On-Chip-Peripherie
- Software-programmierbarer Wartezustandsgenerator und programmierbare Bankschaltung
- Programmierbarer On-Chip-Taktgeber mit Phasenregelschleife (PLL) und einer externen Taktquelle
- Ein 16-Bit-Timer
- Sechskanal-DMAC (Direct-Memory-Access-Controller)
- Drei gepufferte serielle Mehrkanal-Anschlüsse (McBSPs)
- Verbesserte 8-/16-Bit-Host-Anschluss-Parallelschnittstelle (HPI8/16)
- Stromverbrauchsregelung mit IDLE1-, IDLE2- und IDLE3-Befehlen mit Abschaltmodi
- CLKOUT-Off-Steuerung zur Deaktivierung von CLKOUT
- Scan-basierte On-Chip-Emulationslogikschaltung, IEEE Std 1149.1 (JTAG) Boundary-Scan-Logik
- 144-Pin-Ball-Grid-Array (BGA) (GGU-Suffix)
- 144-Pin-Quad-Flat-Pack mit niedrigem Profil (LQFP) (PGE-Suffix)
- Ausführungszeit für Einzelzyklus-Festpunktbefehl (160 MIPS): 6,25 ns
- Ausführungszeit für Einzelzyklus-Festpunktbefehl (120 MIPS): 8,33 ns
- I/O-Versorgungsspannung (160 und 120 MIPS): 3,3 V
- Core-Versorgungsspannung (160 MIPS): 1,6 V
- Core-Versorgungsspannung (120 MIPS): 1,5 V
Funktionales Blockdiagramm
Veröffentlichungsdatum: 2020-07-15
| Aktualisiert: 2024-07-03