Texas Instruments SN74SSTU32864 Konfigurierbarer registrierter Buffer
Der Texas Instruments SN74SSTU32864 konfigurierbare registrierte 25-Bit-Buffer ist ein konfigurierbarer registrierter 25-Bit-1:1- oder 14-Bit-1:2-Buffer, der für einen VCC-Betrieb von 1,7 V bis 1,9 V ausgelegt ist. Die 1:1-Pinbelegungskonfiguration erfordert lediglich ein Bauteil pro DIMM zur Ansteuerung von neun SDRAM-Lasten. Die 1:2-Pinbelegungskonfiguration erfordert zwei Bauteile pro DIMM zur Ansteuerung von 18 SDRAM-Lasten. Alle Eingänge sind SSTL_18, mit Ausnahme der Reset(RESET)- und LVCMOS-Steuer(Cn)-Eingänge. Alle Ausgänge sind Edge-gesteuerte Schaltungen, die für DIMM-Lasten mit offenen Enden optimiert sind und die Anforderungen gemäß den SSTL_18-Spezifikationen erfüllen. Der SN74SSTU32864 von Texas Instruments wird von einem Differentialtaktgeber (CLK und CLK\) betrieben. Die Daten werden beim Übergang von CLK zu hoch und CLK\ zu niedrig registriert.
Der C0-Eingang steuert die Pinbelegungskonfiguration der 1:2-Pinbelegung von der Register-A-Konfiguration (wenn niedrig) zur Register-B-Konfiguration (wenn hoch). Der C1-Eingang steuert die Pinbelegungskonfiguration von 25-Bit-1:1 (wenn niedrig) bis 14-Bit-1:2 (wenn hoch). C0 und C1 sollten während des normalen Betriebs nicht geschaltet werden. Sie sollten mit einem gültigen niedrigen oder hohen Pegel festverdrahtet werden, um das Register im gewünschten Modus zu konfigurieren. In der 25-Bit-1:1-Pinbelegung werden die A6-, D6- und H6-Anschlüsse niedrig angesteuert und sollten nicht verwendet werden.
Das Bauteil unterstützt einen stromsparenden Standby-Betrieb. Wenn das RESET\ niedrig ist, sind die Differential-Eingangsempfänger deaktiviert und nicht angetriebene (potenzialfreie) Daten-, Takt- und Referenzspannungs-Eingänge (VREF) sind zulässig. Wenn das RESET\ niedrig ist, werden alle Register zurückgesetzt und alle Ausgänge werden auf niedrig gezwungen. Die LVCMOS-RESET-\ und Cn-Eingänge müssen immer auf einem gültigen Logik-High- oder Low-Level gehalten werden. Die beiden VREF-Pins (A3 und T3) sind intern mit ca. 150 verbunden. Jedoch wird nur einer der beiden VREF-Pins mit dem externen VREF-Netzteil verbunden. Ein ungenutzter VREF-Pin sollte mit einem VREF-Kopplungskondensator abgeschlossen werden.
Darüber hinaus unterstützt das Bauteil den stromsparenden aktiven Betrieb durch die Überwachung von zwei Systemchip-Auswahleingängen (DCS\ und CSR\) und verhindert, dass die Qn-Ausgänge die Zustände ändern, wenn sowohl DCS\- als auch CSR\-Eingänge hoch sind. Wenn entweder der DCS\- oder CSR\-Eingang niedrig ist, funktionieren die Qn-Ausgänge normal. Der RESET\-Eingang hat Vorrang vor den DCS- und CSR-Steuerfunktionen und erzwingt den Ausgang auf niedrig. Wenn der DCS\-Steuerungs-Funktionsumfang nicht erforderlich ist, kann der CSR-Eingang zur Masse festverdrahtet werden. In diesem Fall ist die Einrichtungszeit für DCS\ dieselbe wie für die anderen D-Dateneingänge. Um definierte Ausgänge aus dem Register sicherzustellen, bevor ein stabiler Taktgeber geliefert wird, muss der RESET\-Zustand während des Einschaltens im niedrigen Zustand gehalten werden.
Merkmale
- Teil der Texas Instruments Widebus+™-Produktfamilie
- Pinbelegung optimiert das DDRII-DIMM-PCB-Layout
- Konfigurierbar als registrierter 25-Bit-1:1- oder 14-Bit-1:2-Buffer
- Chip-Auswahl-Eingänge sperren die Datenausgänge, sodass der Zustand nicht geändert werden kann und minimieren den Stromverbrauch des Systems
- Die Ausgangs-Edge-Steuerschaltung reduziert das Schaltrauschen in einer Leitung mit offenen Enden
- Unterstützt SSTL_18 Dateneingänge
- Differential-Takteingänge (CLK und CLK\)
- Unterstützt LVCMOS-Schaltpegel auf den Steuerungs- und RESET\-Eingängen
- RESET\-Eingang deaktiviert Differential-Eingangsempfänger, setzt alle Register zurück und zwingt alle Ausgänge in den niedrigen Zustand
- Latch-Up-Leistung übertrifft 100 mA gemäß JESD 78, Klasse II
- ESD-Schutz überschreitet JESD 22
- 5.000 V Human-Body-Model (A114-A)
- 200 V Machine-Modell (A115-A)
- 1.000 V Charged-Device-Model (C101)