Microchip Technology dsPIC33CH Dual-Core-Digital-Signal-Controller

Microchip Technology dsPIC33CH Dual-Core-Digital-Signal-Controller vereinen zwei dsPIC DSC-Cores in einem einzigen Chip. Die dsPIC33CH Controller verfügen über einen Core, der als Master und einen, der als Slave ausgelegt ist. Der Slave-Core dient der Ausführung dedizierter, zeitkritischer Steuercodes, während der Master-Core mit dem Betrieb der Benutzerschnittstelle, Systemüberwachung und Kommunikationsfunktionen sowie Anpassungen für die Endanwendung beschäftigt ist.

Die dsPIC33CH Bauteile sind für eine leistungsstarke digitale Stromversorgung, Motorsteuerung und Applikationen, in denen komplexe Algorithmen berechnet werden müssen, optimiert Dazu gehören Applikationen wie drahtlose Energieübertragung, Servernetzteile, Drohnen und Automobilsensoren. Beispielsweise werden in einer digitalen Stromversorgung die mathematischen Berechnungen der Algorithmen vom Slave-Core durchgeführt während der Master-Core den PMBus^™-Protokollstapel eigenständig verwaltet und Systemüberwachungsfunktionen bereitstellt, welche die Gesamtleistung und die Reaktionsfähigkeit des Systems erhöhen. Die Verteilung der Gesamtauslastung über zwei DSC-Core in einem einzelnen Gerät ermöglichen eine höhere Leistungsdichte durch höhere Schaltfrequenzen, was wiederum zu kleineren Komponenten führt. Die dsPIC33CH Produktfamilie wurde für die Live-Aktualisierung des Systems ausgelegt. Dies ist besonders bei Stromversorgungen von Bedeutung, bei denen Firmware-Aktualisierungen ohne Ausfallzeit gemacht werden müssen.

Für Design-Flexibilität sind die dsPIC33CH Bauteile in acht verschiedenen Gehäusen erhältlich, von 28-Pin- bis hin zu 80-Pin-Varianten und Größen so klein wie 5 mm x 5 mm. Speichergrößen reichen von 64 KB bis 128 KB Flash.

Merkmale

Core: dsPIC33CH 16-Bit-Dual-CPUs
- Master-Core 90MIPS- und Slave-Core 100MIPS-Betrieb
- Unabhängige Peripheriegeräte für Master-Core und Slave-Core
- Konfigurierbare gemeinsam genutzte Ressourcen für Master-Core und Slave-Core
- Schnelle 6-Zyklus-Teilung
- Meldungsboxen und FIFO zur Kommunikation zwischen Master und Slave (MSI)
- Code-effiziente (C und Zusammensetzen) Architektur
- 40-Bit-Breitakkus
- Single-Cycle (MAC/MPY) mit Dual Data Fetch
- Single-Cycle, Mixed-Sign MUL plus Hardware Divide
- 32-Bit Multiply Support
- Fünf Sätze an kontextabhängigen Interrupt-Register und Akkumulatoren pro Core für eine schnelle Reaktion bei Unterbrechungen
- Kein Overhead-Looping
Leistungsstarke Peripheriegeräte für Echtzeit-Steuerung
- 4 x 12-Bit-3,5-MSPS-Analog-Digital-Wandler
- Hochgeschwindigkeits-PWMs mit einer Auflösung von 250 ps Auflösung und 12 Kanälen
- Optimiert für eine leistungsstarke digitale Stromversorgung, Motorsteuerung und Applikationen, in denen komplexe Algorithmen berechnet werden müssen
Energiemanagement
- Stromsparende Management-Modi (Schlaf, Leerlauf, Halbschlaf)
- Integrierter Einschalt-Reset und Brown-Out-Reset
Master-Core-Merkmale
- Core-Frequenz 90 MIPS bei 180 MHz
- Interne Daten-RAM: 16 Kbytes
- 16-Bit-Timer: 1
- DMA: 6
- SCCP (Capture/Compare/Timer): 8
- UART: 2
- SPI/I²S: 2
- I²C: 2
- Flexible CAN-Datenraten (FD): 1
- SENT: 2
- CRC: 1
- QEI: 1
- PTG:1
- CLC: 4
- 16-Bit-Hochgeschwindigkeits-PWM (250 ps): 4
- 12-Bit-3,5MSPS-Analog-Digital-Wandler: 1
- Digital-Komparatoren: 4
- 12-Bit-DAC-/Analog-CMP-Modul: 1
- Watchdog-Timer: 1
- Deadman-Timer: 1
- Breakpoints: 3 komplexe, 5 einfache
- Oszillator: 1

Slave-Core-Merkmale
- Core-Frequenz 100 MIPS bei 180 MHz
- Programmspeicher: 24 Kbytes (PRAM) zwei Partitionen mit LiveUpdate
- Interne Daten-RAM: 4 Kbytes
- 16-Bit-Timer: 1
- DMA: 2
- SCCP (Capture/Compare/Timer): 4
- UART: 1
- SPI/I²S: 1
- I²C: 1
- QEI: 1
- CLC: 4
- 16-Bit-Hochgeschwindigkeits-PWM (250 ps): 8
- 12-Bit-3,5MSPS-Analog-Digital-Wandler: 3
- Digital-Komparatoren: 4
- 12-Bit-DAC-/Analog-CMP-Modul: 3
- Watchdog-Timer: 1
- Breakpoints: 1 komplexer, 5 einfache
- Oszillator: 1
Takt-Management
- Interner Oszillator
- Programmierbare PLLs und Oszillator-Taktquellen
- Master-Referenztakt-Ausgang
- Slave-Referenztakt-Ausgang
- Ausfallsicherer Taktwächter (FSCM)
- Schnelle Anlaufzeit und Start
- Interner Backup-Oszillator
- LPRC-Oszillator
Debugger-Entwicklungs-Support
- Programmierung im Schaltkreis und in der Applikation
- Gleichzeitiger Debugging-Support für Master- und Slave-Cores
- Master nur Debugging und Slave nur Debugging-Unterstützung
- IEEE 1149.2-kompatibler (JTAG) Abgrenzungsscan
- Trace-Puffer und Laufzeituhr
Betriebsbedingungen
- 3,0 V bis 3,6 V, -40 °C bis +125 °C
Gehäuseoptionen
- 80-Pin-TQFP (12 mm x 12 mm)
- 64-Pin-QFN (9 mm x 9 mm)
- 64-Pin-TQFN (10 mm x 10 mm)
- 48-Pin-UQFN (6 mm x 6 mm)
- 48-Pin-TQFN (7 mm x 7 mm)
- 36-Pin-uQFN (5 mm x 5 mm)
- 28-Pin-SSOP (10,2 mm x 5,3 mm)
- 28-Pin-uQFN (6 mm x 6 mm)